进路解锁电路逻辑框图 进路解锁电路逻辑框图片

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本文目录一览：

• 1、执行组电路的任务内容有哪些？
• 2、人工解锁进路时,若取消继电器故障,如何关闭信号，在哪个电路中实现？
• 3、时序逻辑电路在结构上包含
• 4、门电路与门逻辑电路图讲解。
• 5、进路解锁的定义
• 6、如何设计逻辑电路

执行组电路的任务内容有哪些？

执行组电路的任务内容有: 选出进路后进路解锁电路逻辑框图，由执行组电路完成开通进路、锁闭进路、开放信号和解锁进路的任务。由8~15线组成。

1、转换道岔—接通道岔启动电路进路解锁电路逻辑框图，使道岔转换，并由道岔表示电路给出相应的道岔位置表示。

2、锁闭进路—进路开通后检查开放信号的三项基本联锁条件，符合后锁闭进路。

3、开放信号—进路锁闭后检查开放信号的全部联锁条件，符合后开放信号。（包括引导信号） 4、解锁进路—当列车或车列通过进路或取消进路时完成解锁进路、取消进路、人工解锁进路、调车中途返回解锁、引导解锁以及故障解锁的任务。

人工解锁进路时,若取消继电器故障,如何关闭信号，在哪个电路中实现？

列车信号继电器电路包括出站兼调车和进站内力带调车两种情况。如图3—23所示，列车信号继电器电路与调车信号继电器电路，是用LKJ前后接点来区分的。办理列车进路时，通过KJ和LKJ的吸起将LXJ1—4线圈接向11线网路。办理调车进路时通过KJ吸起和LKJ的落下将DXJ3-4线圈接向1l线网路，XLXJ吸起后，经本身第3组前接点构成白闭电路。

由于进站信号机和出站兼调车信号机采用同一类型的组合，所以它们的局部电路基本相同。

LXJ电路与DXJ电路不同之处有以下几个方面进路解锁电路逻辑框图：

(1)列车信号继电器LXJ仅受11线网路控制，而不受8线网路控制。对于进路空闲的检查是由局部电路中的XJJ第4组前接点间接实现的。但是在自动闭塞区段发车进路要由lLQJ前接点检查铘一离去区段空闲：在半自动闭塞区段要用选择继电器XZJ后接点和开通继电器KTJ前点证明已办好闭塞，取得进路解锁电路逻辑框图了发车权。发车进路的此种检查是通过11线完成的。

(2)当列车驶入进路后列车信号立即关闭，不存在继续点亮允许灯光的问题。在列车信号继电器局部电路中，没有为此设计灯光保留电路。

时序逻辑电路在结构上包含

法

一、时序逻辑电路

组合电路喝时序电路进路解锁电路逻辑框图的区别

组合逻辑电路：任意时刻进路解锁电路逻辑框图的输出仅仅取决于当前的输入信号。

时序逻辑电路：任意时刻的输出不仅仅取决于当前的输入信号进路解锁电路逻辑框图，还和原来的状态有关。

时序电路的结构框图

下面给出进路解锁电路逻辑框图了时序逻辑电路基本结构框图：

在这里插入图片描述

电路的结构上：

1）包含存储顶电路、组合电路

2）存储器的状态喝输入变量共同决定输出状态（或者说存储电路的输出状态必须反馈到组电路的输入端）

描述时序逻辑电路的方程组

输出方程：

在这里插入图片描述

激励方程（驱动方程）：

在这里插入图片描述

状态方程：

在这里插入图片描述

二、时序逻辑电路分类

按照出触发器的动作特点来分，可以分为：

1）同步时序电路

存储电路所有触发器的时钟使用同一的clk，状态变化在同一时刻

2）异步时序电路

没有统一的clk，触发器的状态变化有先有后

按照时序电路输出信号的特点来分，可以分为：

1）Mealy

Y = F（X, Q）

电路的输出是输入变量及触发器现态的函数

在这里插入图片描述

2）Moore

Y = F（Q）

电路仅仅取决于各触发器的现态，不受电路输入的影响

在这里插入图片描述

三、时序电路的分析方法

一般对时序电路的分析是找出时序电路的逻辑功能，即找出在输入喝clk作用下，电路的次态和输出。

一般步骤：

1）在时序电路中写出存储电路中每个触发器的驱动方程（输入的逻辑关系式），得到整个电路的驱动方程。

2）将驱动方程代入触发器的特性方程，得到状态方程。

3）写出输出方程

例：分析如下的时序电路

在这里插入图片描述

驱动方程：

J1 = (Q3Q2)’ K1= 1

J2 = Q1 K2 = (Q1’Q3’)’

J3 = Q2Q1 K3 = Q2

输出方程：

Y = Q3Q2

状态方程：（将驱动方程代入所使用的寄存器的特性方程中，基本的触发器的公式可以参考上一节）

JK 触发器（JKFF）的特性方程为： Q* = JQ’ +J’Q

因此:

Q1* = (Q3Q2)‘Q1’

Q2* = Q1Q2’ + Q1’Q3’Q2

Q3* = Q1Q2Q3’ + Q2’Q3

除了写出此电路的逻辑函数外，还有其他的描述时序电路功能的方法，还有其他方法，如状态转换表、状态转换图、时序图（波形图）

状态转换表：

在这里插入图片描述

状态转换图：

在这里插入图片描述

时序图：

在这里插入图片描述

门电路与门逻辑电路图讲解。

门电路的输入

用以实现基本逻辑运算和复合逻辑运算的单元电路称为门电路。常用的门电路在逻辑功能上有与门、或门、非门、与非门、或非门、与或非门、异或门等几种。 “门”是这样的一种电路：它规定各个输入信号之间满足某种逻辑关系时，才有信号输出，通常有下列三种门电路：与门、或门、非门（反相器）。从逻辑关系看，门电路的输入端或输出端只有两种状态，无信号以“0”表示，有信号以“1”表示。也可以这样规定：低电平为“0”，高电平为“1”，称为正逻辑。反之，如果规定高电平为“0”，低电平为“1”称为负逻辑，然而，高与低是相对的，所以在实际电路中要选说明采用什么逻辑，才有实际意义，例如，负与门对“1”来说，具有“与”的关系，但对“0”来说，却有“或”的关系，即负与门也就是正或门；同理，负或门对“1”来说，具有“或”的关系，但对“0”来说具有“与”的关系，即负或门也就是正与门。

基本的逻辑电路

凡是对脉冲通路上的脉冲起着开关作用的电子线路就叫做门电路，是基本的逻辑电路。门电路可以有一个或多个输入端，但只有一个输出端。门电路的各输入端所加的脉冲信号只有满足一定的条件时，“门”才打开，即才有脉冲信号输出。从逻辑学上讲，输入端满足一定的条件是“原因”，有信号输出是“结果”，门电路的作用是实现某种因果关系——逻辑关系。所以门电路是一种逻辑电路。基本的逻辑关系有三种：与逻辑、或逻辑、非逻辑。与此相对应，基本的门电路有与门、或门、非门。

集成电路

分立元件组成

门电路可用分立元件组成，也可做成集成电路，但目前实际应用的都是集成电路。由于单一品种的与非门可以构成各种复杂的数字逻辑电路，而器件品种单一，给备件、调试都会带来很大方便，所以集成电路工业产品中并没有与门、或门，而供应与非门。

与门电路真值表

A B 结果 0 0 0 0 1 0 1 0 0 1 1 1 或门电路真值表： A B 结果 0 0 0 0 1 1 1 0 1 1 1 1 非门电路真值表： A 结果 0 1 1 0

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门逻辑电路图（就是相应电路图）百度里发不上去

进路解锁的定义

进路解锁进路解锁电路逻辑框图：办理好进路锁闭进路解锁电路逻辑框图，信号开放后，在车未驶入接近区段时，因故要取消已建立进路解锁电路逻辑框图的进路，可按取消进路方式办理，信号关闭、进路立即解锁，为建立新进路解锁电路逻辑框图的进路准备条件。

进路解锁分为正常解锁、中途返回解锁、取消解锁、人工解锁和故障解锁等5种情况。

设置接近锁闭进路解锁电路逻辑框图的目的是为保证行业安全，信号开放后接近区段有车运行，如果取消进路，使信号机由允许灯光突然变为禁止灯光，司机采取制动措施，很有可能造成冒进信号。如果这时准许进路由信号关闭时立即解锁，将会引起重大行车事故。

扩展资料

随着铁路运量的增长，目前经常有大列（即超长列车，下同）通过中、小站的情况。对于一般的车站，接车、发车进路的解锁都可以正常进行。

但对于有6%下坡道的车站，由于6%下坡道延续电路中没有考虑在超长列车通过时的解锁问题，致使列车通过后，延续进路不能正常解锁，给行车造成不便。因此，应当予以克服。

接近锁闭是指在信号开放后，其接近区段已经有车时的锁闭。此时不能办理取消进路手续关闭信号使进路解锁，只有等列车或车列通过道岔区段后使进路逐段解锁，或者用人工解锁的方法，使进路延时解锁。

参考资料来源：百度百科-进路锁闭

如何设计逻辑电路

一、设计目的

1. 熟悉集成电路的引脚安排。

2. 掌握各芯片的逻辑功能及使用方法。

3. 进路解锁电路逻辑框图了解面包板结构及其接线方法。

4. 进路解锁电路逻辑框图了解数字钟的组成及工作原理。

5. 熟悉数字钟的设计与制作。

二、设计要求

1．设计指标时间以24小时为一个周期进路解锁电路逻辑框图；显示时、分、秒；有校时功能进路解锁电路逻辑框图，可以分别对时及分进行单独校时，使其校正到标准时间；计时过程具有报时功能，当时间到达整点前5秒进行蜂鸣报时；为了保证计时的稳定及准确须由晶体振荡器提供表针时间基准信号。

2．设计要求画出电路原理图（或仿真电路图）；元器件及参数选择；电路仿真与调试；PCB文件生成与打印输出。

3．制作要求 自行装配和调试，并能发现问题和解决问题。

4．编写设计报告 写出设计与制作的全过程，附上有关资料和图纸，有心得体会。三、设计原理及其框图1．数字钟的构成数字钟实际上是一个对标准频率（1HZ）进行计数的计数电路。由于计数的起始时间不可能与标准时间（如北京时间）一致，故需要在电路上加一个校时电路，同时标准的1HZ时间信号必须做到准确稳定。通常使用石英晶体振荡器电路构成数字钟。

图 3-1所示为数字钟的一般构成框图。

图3-1 数字钟的组成框图⑴晶体振荡器电路

晶体振荡器电路给数字钟提供一个频率稳定准确的32768Hz的方波信号，可保证数字钟的走时准确及稳定。不管是指针式的电子钟还是数字显示的电子钟都使用了晶体振荡器电路。

⑵分频器电路 分频器电路将32768Hz的高频方波信号经32768（）次分频后得到1Hz的方波信号供秒计数器进行计数。分频器实际上也就是计数器。

⑶时间计数器电路 时间计数电路由秒个位和秒十位计数器、分个位和分十位计数器及时个位和时十位计数器电路构成，其中秒个位和秒十位计数器、分个位和分十位计数器为60进制计数器，而根据设计要求，时个位和时十位计数器为12进制计数器。

⑷译码驱动电路

译码驱动电路将计数器输出的8421BCD码转换为数码管需要的逻辑状态，并且为保证数码管正常工作提供足够的工作电流。

⑸数码管 数码管通常有发光二极管（LED）数码管和液晶（LCD）数码管，本设计提供的为LED数码管。

2．数字钟的工作原理1）晶体振荡器电路晶体振荡器是构成数字式时钟的核心，它保证了时钟的走时准确及稳定。图3-2所示电路通过CMOS非门构成的输出为方波的数字式晶体振荡电路，这个电路中，CMOS非门U1与晶体、电容和电阻构成晶体振荡器电路，U2实现整形功能，将振荡器输出的近似于正弦波的波形转换为较理想的方波。输出反馈电 阻R1为非门提供偏置，使电路工作于放大区域，即非门的功能近似于一个高增益的反相放大器。电容C1、C2与晶体构成一个谐振型网络，完成对振荡频率的控制功能，同时提供了一个180度相移，从而和非门构成一个正反馈网络，实现了振荡器的功能。由于晶体具有较高的频率稳定性及准确性，从而保证了输出频率的稳定和准确。晶体XTAL的频率选为32768HZ。该元件专为数字钟电路而设计，其频率较低，有利于减少分频器级数。从有关手册中，可查得C1、C2均为30pF。当要求频率准确度和稳定度更高时，还可接入校正电容并采取温度补偿措施。由于CMOS电路的输入阻抗极高，因此反馈电阻R1可选为10MΩ。较高的反馈电阻有利于提高振荡频率的稳定性。非门电路可选74HC00。

图3-2 COMS晶体振荡器2）分频器电路通常，数字钟的晶体振荡器输出频率较高，为了得到1Hz的秒信号输入，需要对振荡器的输出信号进行分频。通常实现分频器的电路是计数器电路，一般采用多级2进制计数器来实现。例如，将32768Hz的振荡信号分频为1HZ的分频倍数为32768（215），即实现该分频功能的计数器相当于15极2进制计数器。常用的2进制计数器有74HC393等。本实验中采用CD4060来构成分频电路。CD4060在数字集成电路中可实现的分频次数最高，而且CD4060还包含振荡电路所需的非门，使用更为方便。CD4060计数为14级2进制计数器，可以将32768HZ的信号分频为2HZ，其内部框图如图3-3所示，从图中可以看出，CD4060的时钟输入端两个串接的非门，因此可以直接实现振荡和分频的功能。图3-3 CD4046内部框图3）时间计数单元时间计数单元有时计数、分计数和秒计数等几个部分。时计数单元一般为12进制计数器计数器，其输出为两位8421BCD码形式；分计数和秒计数单元为60进制计数器，其输出也为8421BCD码。一般采用10进制计数器74HC390来实现时间计数单元的计数功能。为减少器件使用数量，可选74HC390，其内部逻辑框图如图 2.3所示。该器件为双2—5－10异步计数器，并且每一计数器均提供一个异步清零端（高电平有效）。图3-4 74HC390(1/2)内部逻辑框图秒个位计数单元为10进制计数器，无需进制转换，只需将QA与CPB（下降沿有效）相连即可。CPA（下降没效）与1HZ秒输入信号相连，Q3可作为向上的进位信号与十位计数单元的CPA相连。秒十位计数单元为6进制计数器，需要进制转换。将10进制计数器转换为6进制计数器的电路连接方法如图3-5所示，其中Q2可作为向上的进位信号与分个位的计数单元的CPA相连。

图3-5 10进制——6进制计数器转换电路分个位和分十位计数单元电路结构分别与秒个位和秒十位计数单元完全相同，只不过分个位计数单元的Q3作为向上的进位信号应与分十位计数单元的CPA相连，分十位计数单元的Q2作为向上的进位信号应与时个位计数单元的CPA相连。时个位计数单元电路结构仍与秒或个位计数单元相同，但是要求，整个时计数单元应为12进制计数器，不是10的整数倍，因此需将个位和十位计数单元合并为一个整体才能进行12进制转换。利用1片74HC390实现12进制计数功能的电路如图3-6所示。另外，图3-6所示电路中，尚余－2进制计数单元，正好可作为分频器2HZ输出信号转化为1HZ信号之用。图3-6 12进制计数器电路4）译码驱动及显示单元计数器实现了对时间的累计以8421BCD码形式输出，选用显示译码电路将计数器的输出数码转换为数码显示器件所需要的输出逻辑和一定的电流，选用CD4511作为显示译码电路，选用LED数码管作为显示单元电路。5）校时电源电路当重新接通电源或走时出现误差时都需要对时间进行校正。通常，校正时间的方法是：首先截断正常的计数通路，然后再进行人工出触发计数或将频率较高的方波信号加到需要校正的计数单元的输入端，校正好后，再转入正常计时状态即可。根据要求，数字钟应具有分校正和时校正功能，因此，应截断分个位和时个位的直接计数通路，并采用正常计时信号与校正信号可以随时切换的电路接入其中。图3-7所示即为带有基本RS触发器的校时电路，图3-7 带有消抖动电路的校正电路6）整点报时电路一般时钟都应具备整点报时电路功能，即在时间出现整点前数秒内，数字钟会自动报时，以示提醒。其作用方式是发出连续的或有节奏的音频声波，较复杂的也可以是实时语音提示。根据要求，电路应在整点前10秒钟内开始整点报时，即当时间在59分50秒到59分59秒期间时，报时电路报时控制信号。报时电路选74HC30，选蜂鸣器为电声器件。四、元器件1．实验中所需的器材5V电源。面包板1块。示波器。万用表。镊子1把。剪刀1把。网络线2米/人。共阴八段数码管6个。CD4511集成块6块。CD4060集成块1块。74HC390集成块3块。74HC51集成块1块。74HC00集成块5块。74HC30集成块1块。10MΩ电阻5个。500Ω电阻14个。30p电容2个。32.768k时钟晶体1个。蜂鸣器。2．芯片内部结构图及引脚图

图4-1 7400 四2输入与非门 图4-2 CD4511BCD七段译码/驱动器图4-3 CD4060BD 图4-4 74HC390D 图4-5 74HC51D 图4-6 74HC303．面包板内部结构图

面包板右边一列上五组竖的相通，下五组竖的相通，面包板的左边上下分四组，每组中X、Y列（0-15相通，16-40相通，41-55相通，ABCDE相通，FGHIJ相通，E和F之间不相通。

五、个功能块电路图1． 一个CD4511和一个LED数码管连接成一个CD4511驱动电路，数码管可从0---9显示，以次来检查数码管的好坏，见附图5-1。图5-1 4511驱动电路2． 利用一个LED数码管，一块CD4511，一块74HC390，一块74HC00连接成一个十进制计数器，电路在晶振的作用下数码管从0—9显示，见附图5-2。图5-2 74390十进制计数器3． 利用一个LED数码管，一块CD4511，一块74HC390，一块74HC00和一个晶振连接成一个六进制计数器，数码管从0—6显示，见附图5-3。图5-3 74390六进制计数器4． 用一个六进制电路和一个十进制连接成一个六十进制电路，电路可从0—59显示，见附图5-4图5-4 六十进制电路5． 利用两个六十进制的电路合成一个双六十进制电路，两个六十进制之间有进位，见附图5-5。

图5-5 双六十进制电路6． 利用CD4060、电阻及晶振连接成一个分频——晶振电路，见附图5-6。图5-6 分频—晶振电路7． 利用74HC51D和74HC00及电阻连接成一个校时电路，见附图5-7。图5-7 校时电路8． 利用74HC30和蜂鸣器连接成整点报时电路。见附图5-图5-8 整点报时电路9． 利用两个六十进制和一个十二进制连接成一个时、分、秒都会进位的电路总图，见附图5-9。

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