串并转换电路设计 串并联转换电路

今天给大家聊到了串并转换电路设计，以及串并联转换电路相关的内容，在此希望可以让网友有所了解，最后记得收藏本站。

本文目录一览：

• 1、实验六 时序逻辑实验——移位寄存器功能测试及应用
• 2、灯泡串并联切换电路
• 3、电工电子技术 电路分析 数字电路组合逻辑电路设计 实验报告思考题解答
• 4、用vhdl语言实现8位并转串电路和串转并电路，求大神指导！！急用！！
• 5、并联电路转换为串联电路

实验六 时序逻辑实验——移位寄存器功能测试及应用

1.实验目的与要求

通过实验，掌握移位寄存器74198的功能和其应用。

2.实验设备

硬件：PC机 一台

数字电路实验教学平台 一台

软件：Quartus II集成开发环境

3.实验内容

(1) 利用74198实现串/并和并/串数据并通过LED灯显示结果；

(2) 利用74198实现序列检测器；

(3) 利用74198实现移位计数器；

4.实验预习要求

仔细阅读课本第三章第四节的移位寄存器，了解移位寄存器的一般结构，看懂74198的功能表，弄懂74198的使用方法。

5.实验原理

(1) 输入数据为串行而输出数据为并行，称为串/并转换，反之则称为并/串转换。实现串/并转换的参考电路如图6.1所示。在第一个CLK脉冲到来时将01111111置入QA QG中，同时将串行输入数据data的最低位移入到D触发器。并行置数后，QH=1，S1S0=01，使74198改为右移方式，在接下来的第2 8个CLK脉冲到来时处于移位状态。在第8个CLK脉冲作用后，data的前面7位已经移入74198的QA~QG中，data的第8位移入到D触发器中，原来置入74198 QA中的0移到QH，8位串行数据已经变换为并行数据，此时，S1S0=11，74198又回到置数方式，在下一个CLK脉冲以来时再一次置数，开始新一轮串/并变换。参考逻辑图中并行输出信号QA~QG接到LED灯观察结果，data为串行输入数据。为了便于观察结果，74198的CLK脉冲信号建议接1HZ或更小的频率信号(利用74161或者8count将系统时钟49.152MHz分频)，串行输入数据data建议接一路拨码开关。

(2) 用74198可以构成计数器称为移位型计数器，下图6.2是八进制扭环形计数器的参考逻辑图。S1S0=01，当QD输出取反后反馈到首级数据输入端SRSI，就构成了8进制计数器。QA~QD接到LED灯上，观察结果。为便于观察，CLK脉冲输入端建议接到1s以上的时间信号上。

在数字电路实验教学平台各个LED管对应的FPGA控制管脚如表1.1所示：

表1.1 各LED管对应的FPGA控制管脚

拨码开关对应的FPGA控制管脚表1.2所示：

表1.2 拨码开关对应控制管脚

按键和蜂鸣器对应的FPGA控制管脚表1.3所示：

表1.3 按键和蜂鸣器对应控制管脚

基础实验

1.请设计74198的验证电路，验证74198的5个工作模式：异步清零、数据保持、同步右移、同步左移、同步置数功能。

答：逻辑电路设计如图1-1。

2.给出74198实现串/并转换电路，并通过LED灯显示结果的逻辑图并分析其原理。

答：逻辑电路设计如图2-1所示。

3.给出74198实现移位计数器的逻辑图并分析其原理。

答：逻辑电路设计如图3-1。

电路分析：(LED0-3)0000-1000-1100-1110

-1111-0111-0011-0001-0000-…

提高实验

1.给出74198实现并/串转换电路，并通过LED灯显示结果的逻辑图并分析其原理。

答：逻辑电路设计如下图所示。

原理分析：

将74198的S0端置为1，并使用一个拨码开关控制74198的状态，拨码开关为1时，工作在置位状态，拨码开关为0时，工作在左移状态。将SLSI端恒为1。当拨码开关为0时，由图可知，当按键按下并抬起时，产生一个上升沿，74198输出数据左移。左移8次后，实现并转串功能。此时将拨码开关置为1，并按下抬起按键，实现同步置数，再将拨码开关拨为0，又可以重新发送数据。

灯泡串并联切换电路

可先连成一个完整的串联电路，然后通过添加导线来完成并联电路，再在合适的位置补上开关；如图所示：

①仅闭合S 1 时，两灯串联；

②断开开关S 1 ，同时闭合S 2 、S 3 时，两灯并联．

电工电子技术 电路分析 数字电路组合逻辑电路设计 实验报告思考题解答

其实就是译码器和编码器串并转换电路设计的相互转换。

并到串串并转换电路设计的意思就是8-3编码器

再串到并就是3-8译码器。

好好看看书本的介绍吧。

用vhdl语言实现8位并转串电路和串转并电路，求大神指导！！急用！！

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_arith.all;

use ieee.std_logic_unsigned.all;

entity sc is

port(clk,rxd:in std_logic;

data:out std_logic_vector(7 downto 0));

end sc;

architecture rt8251 of sc is

signal count:std_logic_vector(3 downto 0):="0000";

signal do_latch:std_logic_vector(7 downto 0);

signal d_fb:std_logic_vector(9 downto 0);

signal rxdf:std_logic;

signal rdfull:std_logic:='0';

begin

data=do_latch;

P1:process(clk)

begin

if(clk'event and clk='1') then

if ((rxdf='1') and (count="1000") ) then

do_latch(7 downto 0)=d_fb(7 downto 0);

rdfull='1';

end if;

end if;

end process p1;

p2:process(clk)

begin

if(clk'event and clk='1') then

if(rxd='0')then

rxdf='1';

elsif((rxdf='1') and (count="1000") ) then

rxdf='0';

end if;

end if;

end process p2;

p3:process(clk)

variable scir:integer range 0 to 8;

variable scis:std_logic_vector(3 downto 0);

begin

if (clk'event and clk='1') then

if (rxdf='1') then

scir:=scir+1;

else

scir:=0;

end if;

end if;

scis:=conv_std_logic_vector(scir,4);

count= scis;

end process p3;

p4: process(clk)

begin

case count is

when "0000"= d_fb(0)=rxd;

when "0001"= d_fb(1)=rxd;

when "0010"= d_fb(2)=rxd;

when "0011"= d_fb(3)=rxd;

when "0100"= d_fb(4)=rxd;

when "0101"= d_fb(5)=rxd;

when "0110"= d_fb(6)=rxd;

when "0111"= d_fb(7)=rxd;

when "1000"= d_fb(8)=rxd;

when others= d_fb(9)='1';

end case;

end process p4;

end rt8251;

转自：

并联电路转换为串联电路

请参考图片串并转换电路设计，不知道控制电路是不是在串并转换电路设计你想法里有点复杂串并转换电路设计了，时间调整可以改变R3的大小来调整，最好是在继电器的线圈上加个限流电阻（主要是看你的供电电压了）

写到这里，本文关于串并转换电路设计和串并联转换电路的介绍到此为止了，如果能碰巧解决你现在面临的问题，如果你还想更加了解这方面的信息，记得收藏关注本站。